ANALYSE ET SYNTHÈSE D’UN UART EN VHDL

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DC Field	Value	Language
dc.contributor.author	ZERARI, HOUSSAM	-
dc.date.accessioned	2015-12-06T10:54:11Z	-
dc.date.available	2015-12-06T10:54:11Z	-
dc.date.issued	2015-12-06	-
dc.identifier.uri	http://archives.univ-biskra.dz/handle/123456789/6490	-
dc.description.abstract	RESUME Le but d'un langage de description matériel tel que le VHDL est de faciliter le développement d'un circuit numérique en fournissant une méthode rigoureuse de description du fonctionnement et de l'architecture du circuit désirée, pour des circuit numériques plus simple ou plus complexe. C’est pour ca qu’on propose un circuit très intéressant dans la transmission série asynchrone. Après ce que nous définissons la transmission série et ses différentes classe, et la norme RS-232, et présenté la structure interne de l’UART, et après avoir rappelé les notions fondamentales et nécessaire au langage VHDL. Enfin on a décri en VHDL les parties essentielles de l’UART : émetteur, récepteur, générateur de vitesse.	en_US
dc.title	ANALYSE ET SYNTHÈSE D’UN UART EN VHDL	en_US
dc.type	Masters thesis	en_US
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ZERARI HOUSSAM 2013.pdf		1,9 MB	Adobe PDF	View/Open